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差分線對PCB設計
差分線對的PCB設計要點
差分線對是指一對存在耦合的傳輸線。差分信號的傳輸是利用兩個輸出驅動來驅動差分線對，一根攜帶信號，另一根攜帶它的互補信號。我們需要的就是差分線對間的電壓差，它攜帶著要傳輸?shù)男畔ⅰ?br/>
一、差分信號傳輸?shù)膬?yōu)點
差分信號傳輸與單端信號傳輸相比有很多優(yōu)點：
（1）抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消；
（2）能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少；
（3）時序定位精確，由于差分信號的開關變化是位于兩個信號的交點，而不像單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路設計。
對于PCB工程師來說，最關注的還是如何確保在實際布線中能完全發(fā)揮差分信號的優(yōu)勢。接觸過PCB設計的人都會了解差分布線的一般要求，那就是“等長、等距”。但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還沒有對差分線對的實際設計處理做過深入分析。下面就重點討論一下PCB差分信號PCB設計中幾個常見的要點。
二、差分線對PCB設計要點
2.1等長
等長是為了使每根線上的信號傳輸時延相同，來確保兩個差分信號時刻保持極性相反。兩條傳輸線上的任何時延差別都會使部分差分信號變成共模信號，嚴重影響信號質量。等長就是使差分線對的兩根信號線布線長度盡量相同。通常對于高速差分信號等長的匹配要求是±10 mils之內。當然，這是一個較高的要求，真實的數(shù)值我們可以通過信號允許錯位（skew，芯片手冊上可以查到）和信號傳輸時延（一般180皮秒每英寸）來計算。
由于器件布局、引腳分布等原因，直接布線生成的差分線對大多數(shù)情況都不等長，這就需要進行手動繞線。手動繞線一般在芯片引腳處進行，目的是減少差分線對阻抗不連續(xù)點。圖1展示了兩種常用的繞線方式。
2.2等距
等距是為了保證差分線對之間差分阻抗的連續(xù)性，減少反射。差分阻抗是設計差分對的重要參數(shù)，如果不連續(xù),就會影響信號完整性。差分阻抗可以看做兩個單端信號線的等效阻抗串聯(lián)，通常單端信號線的等效阻抗為50?，所以一般情況下差分阻抗都應保持在100?。等距就是使差分線對間的距離保持相等（即平行走線），保證差分線對全程的差分阻抗不改變。
差分阻抗和差分線對的線寬、線間距、印制板層疊順序、介質的介電常數(shù)等諸多參數(shù)有關，其中某些參數(shù)只有印制板生產廠商才能提供，因此印制板設計者應與生產廠商共同協(xié)商決定線間距等參數(shù)。值得注意的是，一個差分信號在多層PCB的不同層傳輸時(特別是內外層都走線時)，要及時調整線間距來補償因為介質的介電常數(shù)變化帶來的特性阻抗變化。與不等長相比，不等距對信號完整性的影響較小。當?shù)乳L與等距規(guī)則沖突時，應優(yōu)先滿足等長。
2.3差分線對與印制板層疊
PCB板的層疊設置和信號的耦合以及屏蔽都有著密切的關系。有一種觀點認為差分線對彼此為對方提供回流途徑，因此差分信號不需要地平面作為回流路徑，這是一個錯誤的認識。一般差分走線之間的耦合較小，往往只占10%～20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。在PCB設計中，差分信號要求至少緊鄰一個地平面，兩側都能緊鄰地平面最好。推薦層疊方式如圖2所示，信號質量從左到右依次降低，但都能滿足基本要求。
同高速單端線路一樣，差分線對也對參考地平面有完整性要求。即差分線對經過的路徑上，其參考地平面必須保證連續(xù)，不能出現(xiàn)分割，如圖3所示。
2.4差分線對與其它信號的距離
控制差分線對和其它信號間的距離，可以有效減少其它信號對差分線對的干擾和抑制EMI。我們知道，電磁場能量是隨著距離平方遞減的，一般差分線對和其它信號間的距離大于差分線寬的4倍或差分線對間距的3倍（取其數(shù)值大者）以上時，它們之間的影響就極其微弱了，基本可以忽略。公式如下：
L>4w且L>3d，其中，L：差分線對和其它信號間的距離；w：差分線的線寬；d：差分線對的線間距。
這里，其它信號包括其它差分線、單端線、信號平面等。同時，差分線對和其參考平面邊沿的距離也應按照上述方式進行計算，這樣做的目的是保證兩條差分線的對稱性，減少共模噪聲，如圖4所示。
2.5差分線對的端接
給差分線對增加端接電阻是保證差分傳輸線阻抗匹配的一種有效方法。終端匹配電阻的控制要根據不同的邏輯電平接口，來選擇適當?shù)碾娮杈W絡和負載并聯(lián)，以達到阻抗匹配的目的。目前最常用的差分信號有LVDS和LVPECL兩種，下面就分別介紹這兩種信號的端接方式。
（1）LVDS信號：LVDS是一種低擺幅的差分信號技術，其傳輸速率一般在幾百Mb/s以上。LVDS信號的驅動器由1個驅動差分線的電流源組成，通常電流為3.5 mA。端接電阻一般只要跨接在正負兩路信號的中間就可以了，如圖5所示。
（2）LVPECL信號：LVPECL電平信號也是適合高速傳輸?shù)牟罘中盘栯娖街?，其傳輸速率可達到1 Gb/s。它的每一單路信號都有一個比信號驅動電壓小2 V的直流電位，因此應用終端匹配時不能在正負兩條差分線之間跨接電阻，而只能將每一路進行單端匹配，如圖6所示。
要注意的是，隨著微電子技術的發(fā)展，很多器件生產商已經可以把終端匹配電阻做到器件內部（在芯片手冊上可以查到），以減少PCB設計者的工作。此時就不能再進行端接了，否則反而會影響信號質量。
2.6其它要注意的問題
在進行差分線對的PCB設計時，還應注意以下問題：盡量減少使用過孔和其他一些引起阻抗不連續(xù)的因素；不要使用90°折線，可用圓弧或45°折線代替；必要時在不同差分線對之間加地平面隔離以防止相互問的串擾；
不要只是保證走線總長度相等，而是盡量做到走線的每一段都相等（針對阻抗不連續(xù)點劃分，如插座）；如非必要，盡量不要在差分線上增加測試焊盤。
總結
差分線對以其優(yōu)異的性能逐漸成為高速數(shù)字電路設計中的常用手段。在高速數(shù)字PCB設計中，運用差分線對傳輸高速信號，一方面在對PCB系統(tǒng)的信號完整性和低功耗等方面大有裨益，另一方面也給的PCB設計者的水平提出了更高要求。作為PCB設計工程師應該深刻理解傳輸線理論的有關概念，仔細分析各種畸變現(xiàn)象的原因，找出合理有效的解決辦法；還要不斷把工作中積累的一些經驗加以總結，才能夠取得滿意的設計效果。
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